تلفیق 2 مدار در سطح netlist

توی اون من اومدم و یک قفل منطقی طراحی کردم . کد رو با زبان VHDL و هم verilog نوشتم ولی تو این مرحله باید کد نوشته شده در مدار bench mark جایگذاری بشه تا بتونیم میزان کارایی و امنیتش سنجیده بشه . در حقیق کار شما اینه که در سطح netlist یا bench مدار قفل رو در مدار benchmark جایگذاری کنین چنانچه بتوینم این کار رو انجام بدیم بعدش روی اتوماتیک کردن این موضوع کار میکنم که با یک کد پایتون این تلفیق انجام بشه .